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Da Università «La Sapienza» Di Roma - Lazio

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Universita' Di Roma La Sapienza, 17 Ricercatore

Bando e allegati Si comunica che presso l'Universita' di Roma «La  Sapienza»  sono indette, ai sensi del novellato art. 24,  comma  3,  della  legge  30 dice...


Da Università «La Sapienza» Di Roma - Lazio

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Mansione Hai la passione per gli impianti elettrici ed idraulici? Randstad Italia SPA sta cercando per conto di una grande SPA un IMPIEGATO TECNICO. Sede di ...


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Verification Engineer

Verification Engineer
Azienda:

Gruppo Scai



Funzione Lavorativa:

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Dettagli della offerta

Descrizione azienda Nato a Torino nel 1973, il Gruppo SCAI è un network di 15 aziende che operano nel mondo dell'ICT e della System Integration, con sedi in tutta Italia e progetti di respiro internazionale.
Con i ricavi che ad oggi superano i 100 Milioni di Euro, è stato caratterizzato da importanti cicli di crescita sia in termini crescita organica, oltre 1400 dipendenti, sia di nuove acquisizioni, grazie ad una forte accelerazione ed una altrettanto forte spinta verso la digital innovation e l'experience design.
Posizione Siamo alla ricerca di un Verification Engineer con esperienza da 1 a 3 anni, per unirsi al nostro dinamico team per le sedi di Roma e Milano.
Il candidato ideale sarà responsabile della verifica di progetti ASIC/FPGA in codice HDL (VHDL,Verilog,SystemVerilog), basata sui requisiti funzionali e indipendente dall'implementazione.
È richiesta un'approfondita conoscenza nell'architettura dell'ambiente di verifica in linguaggio SystemVerilog, secondo la metodologia UVM, oltre alla capacità di progettare componenti di verifica UVM (UVC) e di integrarli in un ambiente di verifica più complesso.
Requisiti Laurea in ingegneria elettronica, delle telecomunicazioni, dell'automazione industriale, della meccatronica, dell'ingegneria informatica o fisica.Conoscenza delle architetture e dei sistemi digitali.Esperienza con le architetture FPGA e flussi di implementazione correlati.Conoscenza approfondita dei linguaggi HDL: SystemVerilog, Verilog e VHDL.Competenza nella metodologia UVM.Familiarità con gli strumenti di sviluppo FPGA: Quartus, Vivado, Libero SoC Simulatori: MG Questa Prime, Synopsys VCS e Verdi, Cadence Xcelium.Abilità nella programmazione C/C++ (livello avanzato) Conoscenza dei linguaggi di scripting Python, Bash.PlusExperience in complex Verification Environment developmentExperience in development of functional models and covergroup/point and bins definitionSignal processing algorithms Altre informazioni Tipologia di contratto: La tipologia di contratto proposta sarà valutata in funzione dell'esperienza del candidato.
Si prega di evidenziare per quali tipi di contratto ci si vuole candidare, indicando, eventualmente anche più possibilità.Annunciorivolto acandidati di entrambi i sessi (D.Lgs 198/2006) ed in rispetto del principio delle pari opportunità (L. 903/77).
Inviare la propria candidatura con autorizzazione al trattamento dei dati personali, ai sensi dell'art.
13 del d.lgs n. 196/2003 e dell'art.
13 GDPR Regolamento UE n. 2016/679.#LI-MZ1


Risorsa: Talent_Ppc

Funzione Lavorativa:

Requisiti

Verification Engineer
Azienda:

Gruppo Scai



Funzione Lavorativa:

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